看起来无止境的CMOS技术立异一直是曩昔半个世纪半导体工业快速增长的基石。CMOS技术的推进首要是以下三个要素决议的：a)不断缩小器件标准（节距）以进步器件密度，b)增大器件驱动电流以进步频率（功用），c)控制待机功率和有用功率。CMOS标准缩小必须满意节距、功用和功率要求。虽然节距标准缩小继续遵从“摩尔定律”，但因为受制于功率使得器件功用的进步一直进展缓慢。

 

对于CMOS标准继续缩小来说，全耗尽SOI（FDSOI）是一种可行的选择。本文概述了设计和制作超薄SOI（ETSOI）器件的首要应战，并给出了应对每一应战的方法。成功地制作了低达物理栅长25nm和SOI沟道厚度3.5nm的ETSOI器件。这种标准高度缩小的ETSOI器件显现了极好的静电特性和可喜的功用。还谈论了用ETSOI下降CMOS工艺复杂性，然后下降工艺本钱的独特时机，这至少部分弥补了SOI衬底的高昂本钱。ETSOI与所说到应对应战的方法相结合的出色长处，使得ETSOI成为平面CMOS标准降到22nm及以下节点的强有力竞争者。

 

SOI技术

体硅CMOS一直是干流技术，这是因为与SOI比较，体硅衬底的本钱较低。但是，体硅器件标准缩小至22nm以下遇到的应战如果不是无法处理的话，也是极难对付的。如图1(a)所示，典型的体硅MOSFET含有多个漏电流，特别是：a)短沟道效应产生的亚阈值漏电流，b)因为载流子隧穿通过薄栅介质产生的栅极漏电流，c)带间隧穿产生的栅致漏极泄漏（GIDL），d)因为反向偏置的源/漏（S/D）和阱PN结产生的结漏电流。待机功率由一切这些漏电流之和决议。

体硅器件标准缩小的一个关键性应战是缩小栅长度的同时坚持待机功率受控。压制一个漏电机理的尝试不可避免会使其余的恶化。例如，体硅器件标准缩小有赖于添加阱和晕（halo）的掺杂以控制短沟道效应，然后克制亚阈值漏电流。但阱/晕重掺杂增大了漏/晕结处的峰值电场，这就进步了GIDL和结漏电流。此外，器件易变性已成为超低作业电压运用的一个限制要素。阱/晕重掺杂会引起严峻的掺杂剂随机不坚定，这是器件易变性的一个重要原因。事实上，器件栅长标准缩小已在90nm节点中止，直到最近在CMOS工艺中选用高k/金属栅才重新开始。

 

具有不掺杂沟道的全耗尽（FD）器件克服了与体硅器件有关的标准缩小问题，其原因如下：首要，如图1(b)所示，一切漏电流机理在如超薄SOI(ETSOI)结构的FD器件中很简单克制。全耗尽沟道可得到极好的短沟道控制，这克制了亚阈值漏电流。FD器件自身具有超浅结，这是由薄的厚膜决议的，与掺杂技术无关。FD器件控制短沟道效应不需要重掺杂晕。晕的消除下降了断处的峰值电场，然后减少了GIDL和结漏电流；其次，因为沟道不掺杂而消除了掺杂的随机不坚定，FD器件的器件易变性就低；第三，FD器件的错误率低，这是因为FD器件是用埋层氧化物与体衬底完全阻隔的；最后，FD器件的源/漏通常是对接厚绝缘体（例如FDSOI内的埋层氧化物），结电容就低。本文首要重视ETSOI独有的应战，并给出每一应战的立异处理方法。